Le transistor à ionisation par impact (I-MOS) est une nouvelle architecture présentant l'avantage de s'affranchir de la barrière des 60mV/dec à température ambiante, qui limite la pente sous le seuil de l'architecture MOSFET classique. Le I-MOS se présente comme une diode PiN dont la zone intrinsèque est partiellement recouverte par une grille. L'objectif de cette thèse est d'évaluer les performances du I-MOS comme candidat potentiel à « l'après CMOS », à la fois du point de vue du dispositif unitaire et dans un environnement circuit. Nous avons fabriqué nos dispositifs sur substrats SOI et GeOI et proposé un procédé innovant de réalisation du I-MOS. Les dispositifs réalisés ont été testés électriquement afin de vérifier les propriétés fondamentales du I-MOS (2mV/dec mesurés...) et de comparer les performances du I-MOS avec celles des MOSFET co-intégrés. Le fonctionnement des I-MOS en mode tunnel bande à bande a aussi été observé. Nous avons également développé un modèle analytique pour le I-MOS qui décrit correctement le fonctionnement électrique du dispositif. Ce modèle a ensuite été intégré dans un environnement SPICE pour réaliser des simulations de circuits à base de I-MOS.
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