Ce mémoire traite de la fiabilité des composants MOS et des oxydes SiO2 ultra-minces. Le courant de fuite dans l''oxyde dû aux contraintes électriques est modélisé par un effet tunnel assisté par défauts, le claquage mou (soft-breakdown) par un amincissement local de l''oxyde et les fuites à basse tension comme un effet tunnel via des états d''interface. Les dégradations suivent une loi d''accélération en VG et la probabilité de création de défauts est obtenue en fonction de l''énergie des porteurs. Puis la fiabilité du transistor lors de stress AC en porteurs chauds a été étudiée. L''estimation quasi- statique de la durée de vie est appliquée au cas du transistor de passage et ses limitations sont pointées en cas de relaxation. Pour le procédé, on a analysé les dégâts dans le volume du semi-conducteur et les courants de fuite induits par une implantation ionique à haute énergie. Une méthodologie optimisée de détection des défauts latents dus au Wafer Charging utilisant des injections brèves de porteurs chauds est décrite. Enfin, nous avons identifié par DLTS deux défauts liés à une contamination au Fer dans le Silicium (paire Fe-B et Fer interstitiel).
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